Cadence設(shè)計(jì)系統(tǒng)公司宣布,一個(gè)合格的設(shè)計(jì)參考流程通過(guò)了可用性驗(yàn)證,該參考流程可與IBM-Chartered 90納米工藝平臺(tái)兼容。Cadence設(shè)計(jì)參考流程可與由Artisan公司為IBM-Chartered跨平臺(tái)設(shè)計(jì)合作計(jì)劃（design enablement program）提供的知識(shí)產(chǎn)權(quán)（IP）無(wú)縫結(jié)合。在同IBM公司的共同開發(fā)下,基于Cadenceò Encounter數(shù)字IC設(shè)計(jì)平臺(tái)的RTL-to-GDSII設(shè)計(jì)參考流程在整個(gè)設(shè)計(jì)鏈中都實(shí)現(xiàn)了優(yōu)化。它為芯片設(shè)計(jì)師們完成從RTL到硅晶片（first-pass silicon）的片上系統(tǒng)（SoC）設(shè)計(jì)提供了可預(yù)測(cè)的途徑。
該設(shè)計(jì)參考流程融合了Cadence當(dāng)前的主流技術(shù),包括Encounter RTL Compiler全局綜合器、Encounter Test解決方案以及NanoRoute統(tǒng)一布線及物理優(yōu)化技術(shù)。
“本設(shè)計(jì)參考流程是Cadence同IBM持續(xù)合作計(jì)劃中的重要一步。Cadence、Chartered以及IBM的客戶都可通過(guò)該設(shè)計(jì)參考流程實(shí)現(xiàn)其設(shè)計(jì)過(guò)程的最優(yōu)化。該流程將提供一條更快捷的路徑,設(shè)計(jì)出使用前沿的IBM-Cahrtered90納米CMOS工藝技術(shù)的量產(chǎn)硅芯片。”IBM系統(tǒng)及技術(shù)集團(tuán)的半導(dǎo)體產(chǎn)品和解決方案副總裁Tom Reeves如是說(shuō)。
該共同開發(fā)的設(shè)計(jì)參考流程使用了以布線為中心的方法,解決了關(guān)鍵的90納米SoC問(wèn)題（包括低能耗設(shè)計(jì)、信號(hào)完整性以及測(cè)試設(shè)計(jì)等各個(gè)方面）并實(shí)現(xiàn)了較高的硅質(zhì)量（QoS）。QoS使用布線來(lái)衡量一個(gè)設(shè)計(jì)的物理特征,包括改進(jìn)的面積利用率、更高的性能以及更低的能耗。
“由IBM、Chartered共同開發(fā)的、先進(jìn)的過(guò)程技術(shù)同前沿的Cadence技術(shù)的協(xié)同作業(yè)使客戶從硅質(zhì)量的提高中受益匪淺,比如縮減的面積、低能耗加上更高的性能�！盋adence公司集成電路解決方案部執(zhí)行副總裁兼總經(jīng)理Lavi Lev表示,“我們最終的目標(biāo)是為共同的客戶提供一條通往矽晶片的可預(yù)測(cè)路徑。”
“Cadence Encounter 平臺(tái)集中考慮的是90納米設(shè)計(jì)中可能出現(xiàn)的更具挑戰(zhàn)性的問(wèn)題。并且我們也很樂意和Cadence合作,共同為客戶提供一種方式,使其能夠更快地設(shè)計(jì)出所需芯片。借助IBM-Chartered設(shè)計(jì)合作計(jì)劃,客戶可以充分享受到額外的優(yōu)勢(shì),比如設(shè)計(jì)可移植性以及一個(gè)靈活的原始模型�！盋hartered公司全球市場(chǎng)推廣及服務(wù)部的副總裁Kevin Meyer指出。 |
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