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摘要：ADSP Tiger SHARC 101S數(shù)字處理器是美國(guó)Analog Device公司最新推出的定/浮點(diǎn)信號(hào)處理器。該處理器對(duì)大的信號(hào)處理任務(wù)和通信結(jié)構(gòu)進(jìn)行了專門的優(yōu)化，能夠方便實(shí)現(xiàn)多片并行處理系統(tǒng)擴(kuò)展。本文詳細(xì)介紹了其主要性能及結(jié)構(gòu)特點(diǎn)，并給出由該處理器構(gòu)成的帶外部SDRAM系統(tǒng)結(jié)構(gòu)。
關(guān)鍵詞：ADSP Tiger SHARC 101S，數(shù)字信號(hào)處理器，基站通信
1 引 言
數(shù)字信號(hào)處理器（DSP）廣泛應(yīng)用于通信系統(tǒng)、圖形/圖像處理、雷達(dá)聲納、醫(yī)學(xué)信號(hào)處理等實(shí)時(shí)信號(hào)處理領(lǐng)域。隨著人們對(duì)實(shí)時(shí)信號(hào)處理要求的不斷提高和大規(guī)模集成電路技術(shù)的迅速發(fā)展，數(shù)字信號(hào)處理器也發(fā)生著日新月異的變革。美國(guó)AD公司，繼16-bit定點(diǎn)ADSP21xx和32-bit浮點(diǎn) ADSP21xxx系列之后推出的ADSP Tiger SHARC系列處理器，是基于AD2106x的下一代高性能芯片。本文著重介紹Tiger SHARC系列中TS101S芯片的性能及結(jié)構(gòu)特點(diǎn)，并給出由其構(gòu)成的典型帶外部SDRAM系統(tǒng)結(jié)構(gòu)供參考。
2 ADSP TS101S主要優(yōu)點(diǎn)和性能
TS101S是高性能靜態(tài)超標(biāo)量處理器，且專為大的信號(hào)處理任務(wù)和通信結(jié)構(gòu)進(jìn)行了優(yōu)化。因?yàn)門S101S在運(yùn)行期間并不重新排列指令順序，所以用戶可以在運(yùn)行以前選擇哪幾條指令并行執(zhí)行，故程序指令執(zhí)行的順序是靜態(tài)的。TS101S的靜態(tài)超標(biāo)量結(jié)構(gòu)能通過(guò)兩個(gè)運(yùn)算單元同時(shí)執(zhí)行1到4條從超長(zhǎng)指令行中譯出的指令，即每周期能夠執(zhí)行多達(dá)4條指令，24個(gè)16 bit定點(diǎn)運(yùn)算和6個(gè)浮點(diǎn)運(yùn)算。
TS101S運(yùn)行在250MHz時(shí)，其內(nèi)核的指令周期為4ns。利用單指令多數(shù)據(jù)(SIMD) TS101S可以提供20億次40 bit 乘累加(MAC)運(yùn)算或者500百萬(wàn)次80 bit MAC運(yùn)算。
另外還有一些重要的性能指標(biāo)如下：
(1) 峰值8個(gè)16 bit MAC每周期，可持續(xù)7.1個(gè)16 bit MAC每周期的運(yùn)算性能，或峰值2個(gè)32 bit MAC每周期，可持續(xù)1.8個(gè)32 bit MAC每周期的運(yùn)算性能(基于FIR)；
(2) 每周期執(zhí)行6個(gè)單精度浮點(diǎn)運(yùn)算或者24個(gè)16 bit定點(diǎn)操作，提供1500 MIPS或6.0 GOPS的性能；
(3) 每周期執(zhí)行2個(gè)復(fù)數(shù)16 bit MAC；
(4)每周期執(zhí)行8次Trellis蝶形運(yùn)算。
3 ADSP TS101S結(jié)構(gòu)特點(diǎn)
圖1為ADSP TS101S的系統(tǒng)主要結(jié)構(gòu)框圖，由圖可見ADSP TS101S主要包括程序控制器，I/O端口，片內(nèi)SRAM存儲(chǔ)器，整數(shù)ALU，雙運(yùn)算模塊，另外還有內(nèi)部數(shù)據(jù)總線，內(nèi)部總線仲裁和調(diào)試模塊等，分述如下。
程序控制器帶有指令對(duì)齊緩沖器和分支目標(biāo)緩沖器。指令對(duì)齊緩沖器(IAB)緩存最多5條預(yù)取并等待執(zhí)行的指令，程序控制器從IAB中提取出指令行，并將指令分發(fā)給響應(yīng)內(nèi)核模塊來(lái)執(zhí)行。分支目標(biāo)緩沖器（BTB）用來(lái)減小分支跳轉(zhuǎn)延遲，用以實(shí)現(xiàn)條件和無(wú)條件跳轉(zhuǎn)指令的高效執(zhí)行和零消耗循環(huán)；正確的預(yù)測(cè)跳轉(zhuǎn)需要 0到2個(gè)消耗周期，性能遠(yuǎn)好于3到6個(gè)周期跳轉(zhuǎn)消耗。另外程序控制器還支持如下功能：完全可中斷的編程模式，靈活地使用匯編語(yǔ)言和C/C++編程，高吞吐量的中斷處理不存在中止周期；八周期指令流水，即三個(gè)周期取指流水五個(gè)周期執(zhí)行流水，運(yùn)算結(jié)果將會(huì)在操作數(shù)可用兩個(gè)周期后得到。
I/O端口可提供與主機(jī)處理器、多處理器、片外存儲(chǔ)器映射外設(shè)、外部SRAM和SDRAM相連。為了能和各種主機(jī)處理器配合工作，主機(jī)接口支持流水線或慢速的協(xié)議，用來(lái)被主機(jī)當(dāng)作從機(jī)訪問(wèn)。每種協(xié)議帶有可編程的傳輸參數(shù)，例如空閑狀態(tài)、流水深度、插入等待狀態(tài)等。主機(jī)接口能夠直接讀寫TS101S的片內(nèi)存儲(chǔ)器，能夠訪問(wèn)TS101S的大多數(shù)寄存器，包括DMA控制(TCB)寄存器。
TS101S通過(guò)外部端口和鏈路口提供為多處理器DSP 系統(tǒng)定制的強(qiáng)大功能。外部端口支持統(tǒng)一的尋址空間，能夠?qū)γ總�(gè)TS101S的內(nèi)部存儲(chǔ)器和寄存器進(jìn)行處理器間的直接訪問(wèn)。TS101S的片內(nèi)分布式總線仲裁邏輯能夠?yàn)橛啥噙_(dá)8個(gè)TS101S和一個(gè)主機(jī)處理器組成的系統(tǒng)提供簡(jiǎn)單無(wú)縫連接。TS101S 的4個(gè)鏈路口為處理器間的通訊提供了又一種途徑，其吞吐量高達(dá)每秒1Gbytes。簇型總線提供每秒800Mbytes的吞吐量，這就使處理器間的帶寬總和達(dá)到每秒1.8Gbytes。TS101S擁有14個(gè)DMA通道，提供處理器不干預(yù)的零開銷數(shù)據(jù)傳輸。其按不同的操作分配如下：4個(gè)專用雙向DMA通道用于在片內(nèi)存儲(chǔ)器和任何外部存儲(chǔ)器和存儲(chǔ)器映射的外設(shè)之間傳輸數(shù)據(jù)，這些傳輸支持主模式和握手模式協(xié)議；8個(gè)專用DMA(4個(gè)發(fā)送，4個(gè)接收)傳輸4 word的數(shù)據(jù)，這些傳輸只使用握手模式協(xié)議且只能在鏈路口之間，及鏈路口與片內(nèi)和外部的存儲(chǔ)器之間傳輸；兩個(gè)專用的單項(xiàng)DMA通道從外部的主處理器到片內(nèi)存儲(chǔ)器或到鏈路口傳輸接受到的數(shù)據(jù)，這些傳輸只使用從模式協(xié)議。
TS101S擁有6M bit 片內(nèi)SRAM存儲(chǔ)器。該存儲(chǔ)器被分為三個(gè)（M0，M1，M2）2M bit的塊，每個(gè)塊為64k word×32 bit，都能存儲(chǔ)程序、數(shù)據(jù)或者同時(shí)存儲(chǔ)程序和數(shù)據(jù)。在具體應(yīng)用時(shí)通過(guò)配置文件LDF將程序和數(shù)據(jù)存儲(chǔ)在不同的存儲(chǔ)塊中（超級(jí)哈佛結(jié)構(gòu)的特點(diǎn)），使得 TS101S可以在取指的同時(shí)訪問(wèn)數(shù)據(jù)。每個(gè)片內(nèi)存儲(chǔ)塊都分別連接到128 bit寬的內(nèi)部總線，這種連接使得TS101S能夠在一個(gè)周期內(nèi)完成3個(gè)存儲(chǔ)器傳輸。
TS101S用兩個(gè)整數(shù)算術(shù)邏輯單元(IALU)來(lái)提供強(qiáng)大的地址產(chǎn)生能力和通用的整數(shù)操作，每個(gè)IALU包含一個(gè)由31 word構(gòu)成的寄存器組。作為地址產(chǎn)生器，IALU實(shí)現(xiàn)了立即或間接尋址(提前或滯后修改)，以及對(duì)于存儲(chǔ)器地址沒有限制的取模和位反序操作。IALU通過(guò)硬件支持來(lái)實(shí)現(xiàn)環(huán)形緩沖、位反序和零耗循環(huán)。其中的環(huán)形緩沖為在數(shù)字信號(hào)處理中經(jīng)常用到的延遲線和其他數(shù)據(jù)結(jié)構(gòu)的編程提供了便利，其經(jīng)常被用在數(shù)字濾波器和傅立葉變換中。
TS101S的運(yùn)算模塊能夠通過(guò)相互獨(dú)立或一起工作執(zhí)行通用運(yùn)算來(lái)實(shí)現(xiàn)SIMD引擎。在匯編語(yǔ)言中雙運(yùn)算模塊被標(biāo)識(shí)為CBX和CBY，每個(gè)運(yùn)算模塊包含三個(gè)運(yùn)算單元，一個(gè)算術(shù)邏輯單元(ALU)，一個(gè)乘法器，一個(gè)移位器和一個(gè)由32個(gè)寄存器構(gòu)成的全正交寄存器組。ALU執(zhí)行標(biāo)準(zhǔn)的定點(diǎn)/浮點(diǎn)算術(shù)操作和邏輯操作；乘法器用于執(zhí)行定點(diǎn)/浮點(diǎn)乘法和定點(diǎn)乘加運(yùn)算；64 bit移位器完成算術(shù)和邏輯移位，比特和比特流控制，域存儲(chǔ)和提取操作；寄存器組能夠用于運(yùn)算單元和數(shù)據(jù)總線之間的數(shù)據(jù)傳輸和存儲(chǔ)中間結(jié)果。
4 ADSP TS101S主要管腳定義
目前DSP主要采用四邊引出扁平封裝（QFP）和球柵陣列封裝（BGA）兩種封裝方式。TS101S提供19×19mm(484-ball)和27× 27mm(625-ball)兩種GBA封裝。BGA封裝方式與QFP方式比較而言有組裝成品率高、電熱性能好、信號(hào)傳輸延遲小、重量輕、可靠性高等優(yōu)點(diǎn)。
TS101S帶有外部SDRAM的單處理器系統(tǒng)結(jié)構(gòu)示例見圖2。下面我們對(duì)照該圖給出TS101S時(shí)鐘與SDRAM控制器主要引腳的定義，如表2所示，其他引腳定義請(qǐng)參照芯片datasheet說(shuō)明。
5 結(jié)束語(yǔ)
TS101S芯片處理器在對(duì)實(shí)時(shí)處理要求高的場(chǎng)合得到廣泛的應(yīng)用，如通信基站建設(shè)、機(jī)載雷達(dá)預(yù)警、陣列信號(hào)處理等。本文詳細(xì)介紹了其主要性能及結(jié)構(gòu)特點(diǎn)，在最后給出由其構(gòu)成的帶外部SDRAM系統(tǒng)結(jié)構(gòu)，并說(shuō)明相應(yīng)的管腳定義供讀者參考。
參考文獻(xiàn)：
[1] ADSP Tiger SHARC DSP Hardware Reference [R]. Analog Devices Inc. 2003
[2] ADSP Tiger SHARC DSP Instruction Set Reference [R]. Analog Devices Inc. 2003
[3] ADSP Tiger SHARC DSP Datasheet [R]. Analog Devices Inc. 2003
66821730(技術(shù)支持)
