西門子數字化工業軟件近日推出 tessent™ rtl pro 創新軟件解決方案，旨在幫助集成電路 (ic) 設計團隊簡化和加速下一代設計的關鍵可測試性設計 (dft) 任務。

隨著 ic 設計規模不斷增大、復雜性持續增長，工程師需要在設計早期階段發現并解決可測試性問題，西門子的 tessent 軟件可以在設計流程早期階段分析和插入大多數 dft 邏輯，執行快速綜合，運行 atpg(自動測試向量生成)，以發現和解決異常模塊并采取適當的措施，滿足客戶不斷增長的需求。

tessent rtl pro 進一步擴展了 tessent 產品組合的設計編輯功能，可在設計流程早期自動完成測試點、封裝器單元和 x-bounding 邏輯的分析和插入，有助于客戶縮短設計周期，改進設計的可測試性。與其他解決方案不同，tessent rtl pro 可處理復雜的 verilog 和 systemverilog 結構，同時保持原始 rtl 設計的風格。

半導體公司 renesas 目前已采用 tessent rtl pro 來推進其“左移” (shift-left) 工作。renesas electronics corporation 共享研發 eda 業務部數字設計技術部門資深 eda 主任工程師 tatsuya saito 表示：“使用 tessent rtl pro 進行下一代汽車半導體設計，能夠幫助 renesas 延續左移策略，減少傳統設計流程的迭代次數，我們現在不僅可以完成這個既定目標，同時還能保持一流的覆蓋率和向量數量，為后端和驗證團隊提供包含 tessent ip(包括 rtl 中的 versapoint 測試點)的相同完整設計視圖，這對 renesas 提升競爭力而言至關重要。”

新解決方案與西門子 tessent dft 工具配合使用能夠實現先進功能，tessent rtl pro 能夠分析 rtl 復雜性及其對測試點插入的適應性，從而評估是否能夠高效地編輯用戶的 rtl 結構，這是在整個設計過程中添加測試點時的一個關鍵因素，能夠幫助用戶縮短設計周期，加快產品上市速度。

在綜合之前添加 dft 邏輯時，tessent rtl pro 的“左移”功能有助于增強第三方工具優化面積和時序的能力，在門級電路中只需執行掃描鏈插入。設計插入在 rtl 開發階段進行，利用 rtl 輸出，實現與第三方綜合和驗證軟件的無縫集成。此外，rtl pro 生成的設計文件可與任何下游的綜合或驗證流程配合使用，而無需封閉流程。

西門子數字化工業軟件 tessent 部門副總裁兼總經理 ankur gupta 表示：“tessent rtl pro 繼續履行西門子的使命，為芯片設計人員和 dft 工程師提供業界領先的解決方案，用于其設計流程。由于能夠在設計的 rtl 階段中分析和插入封裝器單元、x-bounding 邏輯和 versapoint 測試點，客戶現在可以顯著提高其設計的可測試性，從而進一步推進其左移計劃。”